| | SLO | ENG | Piškotki in zasebnost

Večja pisava | Manjša pisava

Izpis gradiva

Naslov:Simulator logičnih vrat : zaključno delo
Avtorji:Zakošek, Sandi (Avtor)
Mongus, Domen (Mentor) Več o mentorju... Novo okno
Bizjak, Marko (Komentor)
Datoteke:.pdf VS_Zakosek_Sandi_2019.pdf (836,20 KB)
 
Jezik:Slovenski jezik
Vrsta gradiva:Diplomsko delo/naloga (mb11)
Tipologija:2.11 - Diplomsko delo
Organizacija:FERI - Fakulteta za elektrotehniko, računalništvo in informatiko
Opis:Zaradi pomembnosti logičnih vezij dandanes obstaja veliko različnih spletnih in namiznih aplikacij (na primer simulator.io, Logicly, The Logic Lab), ki nam omogočajo simuliranje njihovega delovanja. Večina obstoječih simulatorjev je osnovanih tako, da na osnovi izbranih vhodnih vrednosti simulirajo izhode izbranega logičnega vezja. Čeprav je to razumljivo, saj se lahko več vhodov v logično vezje preslika v enak izhod, zgolj enosmerna simulacija omejuje možnosti obratnega inženirstva. V diplomskem delu naslovimo ta izziv, z razvojem algoritma, ki je zmožen analizirati izbrano logično vezje in ob podanih izhodnih vrednostih ovrednotiti pravilne vhodne vrednosti. Izdelan simulator omogoča izbor logičnih vrat in sekvenčnih vezij, na osnovi tega pa ovrednoti vhodne vrednosti za želen rezultat na izhodu. Pravilnost delovanja simulatorja smo preverili s kombiniranjem izbir, pri čemer smo ovrednotili tudi hitrost delovanja.
Ključne besede:Logična vrata, sekvenčno vezje, obratno inženirstvo, logične funkcije, algoritema
Leto izida:2019
Kraj izvedbe:Maribor
Založnik:[S. Zakošek]
Št. strani:VIII, 42 str.
Izvor:Maribor
UDK:004.94:004.312.22(043.2)
COBISS_ID:22577686 Povezava se odpre v novem oknu
NUK URN:URN:SI:UM:DK:NJ2Q2B7U
Licenca:CC BY-NC-ND 4.0
To delo je dosegljivo pod licenco Creative Commons Priznanje avtorstva-Nekomercialno-Brez predelav 4.0 Mednarodna
Število ogledov:137
Število prenosov:39
Metapodatki:XML RDF-CHPDL DC-XML DC-RDF
Področja:KTFMB - FERI
:
  
Skupna ocena:(0 glasov)
Vaša ocena:Ocenjevanje je dovoljeno samo prijavljenim uporabnikom.
Objavi na:AddThis
AddThis uporablja piškotke, za katere potrebujemo vaše privoljenje.
Uredi privoljenje...

Postavite miškin kazalec na naslov za izpis povzetka. Klik na naslov izpiše podrobnosti ali sproži prenos.

Sekundarni jezik

Jezik:Angleški jezik
Naslov:Logic gate simulator
Opis:Due to the importance of the logic circuits, there are many different web and desktop applications available on the market today. They give the option to perform a simulation of their operation (e.g. Simulator.io, The logic Lab). Most of these applications are simulating outputs of the selected logic circuits, determined by the selected input values. Although this is understandable since multiple inputs into the logic circuit can be mapped to the same output, this type of simulation, which works only one-way, limits the possibilities of reverse engineering. In the thesis, we address this challenge by developing an algorithm that is able to analyze the selected logic circuit as well as evaluate the correct input values, at given output values. Our simulator enables a set of logic doors and sequential circuits. On this grounds, it evaluates the input values in order to get the desired results at the output. We performed various tests of the simulator through a combination of different output values options, in conjunction to the evaluation of the speed of it's operation.
Ključne besede:Logic gates, sequential circuit, reverse engineering, logic functions, algorithm


Komentarji

Dodaj komentar

Za komentiranje se morate prijaviti.

Komentarji (0)
0 - 0 / 0
 
Ni komentarjev!

Nazaj
Logotipi partnerjev Univerza v Mariboru Univerza v Ljubljani Univerza na Primorskem Univerza v Novi Gorici