| | SLO | ENG | Piškotki in zasebnost

Večja pisava | Manjša pisava

Iskanje po katalogu digitalne knjižnice Pomoč

Iskalni niz: išči po
išči po
išči po
išči po
* po starem in bolonjskem študiju

Opcije:
  Ponastavi


1 - 8 / 8
Na začetekNa prejšnjo stran1Na naslednjo stranNa konec
1.
2.
3.
4.
PROGRAMSKO OKOLJE ZA NAČRTOVANJE PROGRAMIRLJIVIH VEZIJ S POMOČJO RAZVOJNE ENOTE
Blaž Zidarič, 2009, diplomsko delo

Opis: V diplomskem delu je opisano programsko okolje za načrtovanje programirljivih vezij s pomočjo razvojne enote. Predstavljen je postopek dela s programskim okoljem Xilinx ISE in simulatorjem ModelSim. Razvojna enota je namenjena predvsem pedagoškim namenom za povezavo med računalnikom ter programskim okoljem Xilinx ISE. Cilj diplomskega dela je bil pripraviti uporabniška navodila za delo s programskim okoljem za načrtovanje programirljivih vezij s pomočjo razvojne enote. Podan je tudi primer načrtovanja časovnega multiplekserja 2:1 s programirljivim vezjem Spartan 3E XC3S100E, ki je generiran s periodo 2 s.
Ključne besede: razvojna enota, programsko okolje za načrtovanje Xilinx ISE, programirljiva vezja, uporabniška navodila, primer načrtovanja
Objavljeno: 18.05.2009; Ogledov: 1707; Prenosov: 93
.pdf Celotno besedilo (3,00 MB)

5.
IZVEDBA MEHKEGA REGULATORJA HITROSTI MOBILNEGA ROBOTA S POLJEM PROGRAMIRLJIVIH LOGIČNIH VRAT
Jernej Otič, 2010, diplomsko delo

Opis: Delo obravnava problem izvedbe mehke regulacije hitrosti enosmernega motorja s poljem programljivih logičnih vrat. Za atraktivnejšo in realnejšo predstavitev smo regulacijo vgradili in preizkusili na mobilnem robotu z enosmernimi motorji na pogonskem sklopu. Delo sestavljajo trije sklopi. V prvem sklopu so podane osnove teorije mehke logike. Drug sklop podaja opis simulacij, s katerimi smo na matematičnem modelu mobilnega robota razvili in preskusili mehki regulator hitrosti. Tretji sklop opisuje izvedbo mehkega regulatorja na polju programirljivih logičnih vrat (FPGA). Za programiranje vezij FPGA smo uporabili programski paket Xilinx ISE WebPACK. Simulacijo smo izvedli s pomočjo programskega paketa MATLAB/Simulink.
Ključne besede: programirljiva logična vezja, mehka logika, mobilni robot, regulacija
Objavljeno: 09.03.2011; Ogledov: 1240; Prenosov: 62
.pdf Celotno besedilo (2,04 MB)

6.
RAZŠIRITVENI MODUL ZA RAZVOJNO PLOŠČO AVNET SPARTAN 3A
Aljaž Babič, 2011, diplomsko delo

Opis: V diplomskem delu obravnavamo razširitveni modul za razvojno ploščo Avnet Spartan 3A za analogno/digitalno (A/D) in digitalno/analogno (D/A) pretvorbo. Predstavimo FPGA programirljiva logična vezja, opišemo razvojno ploščo Avnet Spartan 3A ter podamo osnove za načrtovanje VF tiskanih vezij. V nadaljevanju s pomočjo načrtovalskega orodja Altium Designer Summer 09 izdelamo tiskano vezje razširitvenega modula. Vmesnik SPI, ki skrbi za komunikacijo vezja FPGA z razširitvenim modulom, smo opisali z jezikom VHDL ter pravilnost delovanja preverili s simulacijo. Delovanje celotnega vezja smo preverili z meritvijo ter komentirali dobljene rezultate.
Ključne besede: A/D pretvornik, D/A pretvornik, FPGA - Programirljiva logična vezja
Objavljeno: 08.07.2011; Ogledov: 2053; Prenosov: 131
.pdf Celotno besedilo (2,77 MB)

7.
DETEKTOR FAZNE NAPAKE SIGNALOV OPTIČNEGA ENKODERJA
Luka Brinovšek, 2011, diplomsko delo/naloga

Opis: V diplomski nalogi je predstavljen princip delovanja detektorja fazne razlike. Izvedli smo ga v Xilinx ISE kot program za razvojno ploščo Spartan 3A, zapisan v programskem jeziku VHDL. V Programu ISE smo opravili tudi računalniško simulacijo. Predstavili smo tudi delovanje vhodnega vezje ter opravljene meritve na njem. Ob koncu pa so prikazane meritve delovanja detektorja, ki je sprogramiran na protobordu Spartan 3A ter povezan s pripadajočim analognim vhodnim vezjem.
Ključne besede: Detektor fazne napake, enkoder pomika, programirljiva logična vezja FPGA
Objavljeno: 27.09.2011; Ogledov: 1464; Prenosov: 93
.pdf Celotno besedilo (5,01 MB)

8.
IZVEDBA HITRE DISKRETNE KOSINUSNE TRANSFORMACIJE Z VEZJI FPGA
Mladen Mikulić, 2012, diplomsko delo

Opis: V diplomskem delu je opisano načrtovanje in izvedba modula za izračun hitre diskretne kosinusne transformacije (DCT) z vezji FPGA. Glavni del predstavlja vezje za množenje vhodnega signala s koeficienti matrike DCT velikosti 40x40 elementov. Vezje smo opisali z visokonivojskim jezikom VHDL v razvojnem okolju Xilinx ISE WebPACK.
Ključne besede: programirljiva logična vezja FPGA, jezik VHDL, diskretna kosinusna transformacija, digitalna vezja
Objavljeno: 23.07.2012; Ogledov: 1923; Prenosov: 138
.pdf Celotno besedilo (4,14 MB)

Iskanje izvedeno v 0.15 sek.
Na vrh
Logotipi partnerjev Univerza v Mariboru Univerza v Ljubljani Univerza na Primorskem Univerza v Novi Gorici